Avaliando esquemas de mascaramento de primeira e ordens superiores em FPGAs e ASICs.
A arquitetura de Side-Channel Testing on Lattices foi desenvolvida para fornecer segurança comprovável baseada na dureza de reticulados no pior caso. Ao substituir primitivas vulneráveis de logaritmo discreto e fatoração por vetores em reticulados euclidianos de alta dimensão, o sistema assegura confidencialidade a longo prazo.
Implantar Side-Channel Testing on Lattices requer equilíbrio cuidadoso entre overhead de chaves públicas, limites de MTU de rede e pegada de memória em cache. Através de coprocessadores dedicados e pipelines em assembly vetorizado, sistemas de produção mantêm desempenho equivalente ao de cifras legadas.